巢贺圃羚绍轨澳纽寒钱菏丸侧
第一章 绪论
随堂测验1
1、多选题：
本课程的先进性主要体现在哪些方面？
答案: 元器件;
方法
随堂测验2
1、多选题：
数字系统的优越性主要表现在：
答案: 结果再现性;
精度更高;
易于设计;
可编程性
随堂测验3
1、单选题：
FPGA的含义是什么？
答案: 现场可编程门阵列
随堂测验4
1、单选题：
通常定义的中规模集成 电路包含门的个数是：
答案: 20-200
2、多选题：
最基本的组合电路器件有：
答案: 与门;
或门;
非门
3、多选题：
最基本的时序电路器件有：
答案: 锁存器;
触发器
第二章 数制与编码
第1、2章单元测验
1、单选题：
十进制数 120 对应的二进制数是：
答案: 1111000
2、单选题：
十进制数 16.68 对应的十六进制数是：
答案: 10.AE
3、单选题：
十进制数 38.75 对应的8421BCD码是：
答案: 00111000.01110101
4、单选题：
十进制数 +45 对应的二进制补码是：
答案: 00101101
5、单选题：
十进制数 -47 对应的二进制补码是：
答案: 11010001
6、单选题：
十进制数 178.5 对应的余3码是：
答案: 010010101011.1000
7、单选题：
十进制数 22.37 对应的二进制数是：
答案: 10110.0101111
8、单选题：
二进制数 100110.11 对应的十六进制数是：
答案: 26.C
9、单选题：
二进制数 01000010 对应的格雷码是：
答案: 01100011
10、单选题：
二进制数 101111.0111 对应的八进制数是：
答案: 57.34
11、多选题：
两个二进制数 的补码相加，有溢出的是：
答案: 01000011+01001000;
10101111+11001111
12、多选题：
与模拟电路相比，数字系统的优越性主要体现在：
答案: 稳定可靠;
精度更高;
易于设计
13、多选题：
构成数字电路最基本的器件主要有：
答案: 门电路;
触发器
14、多选题：
数字设计的层次主要有：
答案: IC 制造过程级 ;
晶体管级;
门电路结构级;
逻辑设计级
15、多选题：
二进制加法运算包含的输入、输出变量有：
答案: 进位输入: C in;
进位输出 C out ;
本位和: S
随堂测验1
1、单选题：
完成下面的数制转换：（9E.7A）16 =（?）2
答案: 10011110.01111010
2、单选题：
完成下面的数制转换：（36.5C）16 =（?）8
答案: 66.27
3、单选题：
完成下面的数制转换：（2851）10 =（?）16
答案: B23
随堂测验2
1、单选题：
十进制数（+25）的8位符号-数值码、二进制反码、二进制补码分别是：
答案: 00011001，00011001，00011001
2、单选题：
十进制数（-42）的8位符号-数值码、二进制反码、二进制补码分别是：
答案: 10101010，11010101，11010110
随堂测验3
1、多选题：
下面8位二进制补码数相加时发生溢出的是：
答案: 11001100+10101010 ;
01011101+00110001
随堂测验4
1、单选题：
（1001011000100011.10000111）8421BCD码对应的2421BCD码是：
答案: 1111110000100011.11101101
2、单选题：
十进制数（2743.85）10转换成的余3码是：
答案: 0101101001110110.10111000
随堂测验5
1、单选题：
二进制数：（10010111）2 转换成格雷码为：（？）Gray
答案: 11011100
第三章 数字电路
第3章单元测试
1、单选题：
使用片内基本单元实现逻辑函数 y=a+b.c’ 需要使用多少个最小晶体管
答案: 18
2、单选题：
若假设最小晶体管栅极电容导致的时间延迟为1，使用片内基本单元实现逻辑函数 y=a+b.c’ 时，当信号从c到y的传递延迟时间为
答案: 8
3、单选题：
下图逻辑单元实现的功能为
答案: y=(a.(b+c))’
4、单选题：
下图逻辑单元实现的功能为
答案: y=(a+b).(c+d)
5、单选题：
在5V电源条件下，若电平容限为0.5V，考虑对等性设计指标，采用开路门设计的反相器使用的最小晶体管数量为采用CMOS结构设计的多少倍
答案: 5
6、单选题：
电路结构如图所示，该电路是
答案: BUFFER
7、单选题：
电路结构如图所示，该电路是
答案: NOR2
8、单选题：
下图逻辑单元实现的功能为
答案: y=(a.b.c)’
9、单选题：
下图逻辑单元实现的功能为
答案: y=(a.b+c)’
10、单选题：
下图逻辑单元实现的功能为
答案: y=a.(b+c)
11、单选题：
下图逻辑单元实现的功能为
答案: y=((a+b).(c+d))’
12、单选题：
下图逻辑单元实现的功能为
答案: y=(a.c+b.d)’
13、单选题：
当电源为5V时，若CMOS反相器的输入电压为2V，输出电压的可能值为
答案: 4V
14、单选题：
当电源为5V时，若CMOS反相器的输入电压为3V，输出电压的可能值为
答案: 1V
15、单选题：
当电源为5V时，若CMOS缓冲器的输入电压为2V，输出电压的可能值为
答案: 1V
16、单选题：
当电源为5V时，若CMOS缓冲器的输入电压为3V，输出电压的可能值为
答案: 4V
17、单选题：
若CMOS单元的设计指标为：输入高电平最小值 2.8V 输入低电平最大值 2.3V输出高电平最小值 3.9V 输出低电平最大值 0.7V则高电平噪声容限为
答案: 1.1V
18、单选题：
若CMOS单元的设计指标为：输入高电平最小值 2.8V 输入低电平最大值 2.3V输出高电平最小值 3.9V 输出低电平最大值 0.7V则低电平噪声容限为
答案: 1.6V
19、单选题：
设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则高电平驱动能力为
答案: 13.3
20、单选题：
设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则低电平驱动能力为
答案: 22
21、单选题：
设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则NMOS导通电阻为
答案: 220
22、单选题：
设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则PMOS导通电阻为
答案: 250
23、单选题：
对简单逻辑单元的集成通常称为
答案: SSI
24、单选题：
对常用功能运算单元的集成通常称为
答案: MSI
25、单选题：
片上复杂系统SOC的设计通常属于
答案: VLSI
26、单选题：
采用FPGA进行复杂数字系统的可编程设计通常属于
答案: VLSI
27、单选题：
在片内CMOS单元中，从输出到电源的某条支路上存在3个MOS器件，需要使用多少个最小晶体管
答案: 9
28、单选题：
在片内CMOS单元中，从输出到地的某条支路上存在4个MOS器件，需要使用多少个最小晶体管
答案: 16
29、单选题：
INV的成本约为标准门的
答案: 三分之一
30、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于
答案: 2000
31、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于
答案: 100
32、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于
答案: 50
33、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于
答案: 50
34、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）接近于多少个内部标准门级联的延迟时间
答案: 700
35、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间
答案: 40
36、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间
答案: 15
37、单选题：
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间
A 15 B 60 C 240 D 800
答案: 15
38、多选题：
对于CMOS结构的NAND2器件，下列说法哪些是正确的
答案: 该器件有2个输入端;
该器件使用2个PMOS;
该器件中NMOS器件为串联
39、多选题：
下列器件中，哪些属于CMOS片内基本单元
答案: INV ;
NOR2
40、多选题：
关于标准门，下列说法中哪些是正确的
答案: 标准门只包含NAND2和NOR2;
反相器成本相当于1/3标准门;
标准门需要使用6个最小晶体管
41、多选题：
关于集成块的输出单元，下列说法中正确的是
答案: 输出单元一定是大驱动反相器;
输出单元的驱动能力通常为内部驱动能力的上千倍以上;
中小规模集成块的时间延迟主要取决于输出单元设计
42、多选题：
下列输入输出关系中，哪些表达了基本逻辑单元
答案: 
43、多选题：
一个CMOS器件由4个MOS器件构成，它可能是
答案: NAND2 ;
BUFFER
44、多选题：
一个CMOS器件由6个MOS器件构成，它可能是
答案: NAND3 ;
AND2
45、多选题：
CMOS反相器电压转移特性如图所示
下列说法中哪些是正确的
答案: 输入高电平最小值为3.2V;
输出低电平容限为0–0.3V;
输入低电平容限为0–1.8V ;
正确;
正确
46、多选题：
关于CMOS数字集成电路中的功耗，下列说法哪些是正确的
答案: 主要为动态功耗;
与发生状态变化的电容总量正比;
与单位时间内的状态变化次数正比
47、多选题：
设最小晶体管栅极电容导致的延迟时间为1，下列单元器件的延迟时间正确的是
答案: INV延迟时间为2;
标准门延迟时间为3
48、多选题：
下列说法中哪些是正确的
答案: 当集成块输出驱动CMOS数字电路时，应该选用小功率集成器件;
当集成块输出驱动有源模拟电路时，应该选用较大功率集成器件
49、判断题：
在CMOS结构中，当2个输入控制的NMOS器件构成串联时，这2个变量控制的PMOS器件一定是并联；
答案: 正确
50、判断题：
在CMOS结构中，当2个输入控制的PMOS器件构成串联时，这2个变量进行与运算；
答案: 错误
51、判断题：
CMOS结构形成的NAND4中，所有PMOS器件都形成并联
答案: 正确
52、判断题：
CMOS结构形成的NOR3中，所有PMOS器件都形成并联
答案: 错误
53、判断题：
开路门结构单元输出在未接上拉电阻时，只能输出低电平状态；
答案: 错误
54、判断题：
连接有上拉电阻的开路门单元的可能输出状态为高阻态、低电平状态和高电平状态。
答案: 错误
55、判断题：
2个独立的开路门单元输出相互连接时，表现为对输出进行与运算
答案: 正确
56、判断题：
2个独立的CMOS单元的输出不能进行相互连接
答案: 正确
57、判断题：
当电源为5V时，高于2.5V的电压为高电平
答案: 错误
58、判断题：
当电源为5V时，低于2.5V的电压为低电平
答案: 错误
59、判断题：
当电源为5V时，高于3.5V的电压为高电平
答案: 错误
60、判断题：
当电源为5V时，低于1.5V的电压为低电平
答案: 错误
61、判断题：
CMOS单元的输入高电平容限一定大于输出高电平容限
答案: 正确
62、判断题：
CMOS单元的输入低电平容限一定小于输出低电平容限
答案: 错误
63、判断题：
CMOS单元的输入高电平最小值一定低于输出高电平最小值
答案: 正确
64、判断题：
CMOS单元的输入低电平最大值一定低于输出低电平最小值
答案: 错误
65、判断题：
对CMOS单元器件，当输入电压不变，输出端电流增加时，输出高电平下降
答案: 正确
66、判断题：
对CMOS单元器件，当输入电压不变，输出端电流增加时，输出低电平下降
答案: 错误
67、判断题：
当CMOS单元的输入电压在电平容限内波动时，输出电压的波动幅度一定小于输入电压的波动幅度
答案: 正确
68、判断题：
当CMOS单元的输入电压偏离理想电平时，输出电压可能比输入电压更偏离理想值
答案: 错误
69、判断题：
在同一芯片上制作大量晶体管就称为集成电路
答案: 错误
70、判断题：
CMOS逻辑单元完全由晶体管在电路板上连接构成
答案: 错误
71、判断题：
CMOS数字集成电路是全晶体管电路
答案: 正确
72、判断题：
集成电路需要晶体管连接形成功能单元后再进行封装
答案: 正确
73、判断题：
将大量单元封装在集成块中，可能导致电路可靠性下降
答案: 错误
74、判断题：
将大量单元封装在集成块中，可能导致电路抗干扰性提高
答案: 正确
75、判断题：
将大量单元封装在集成块中，导致数字系统的成本提高
答案: 错误
76、判断题：
将大量单元封装在集成块中，导致数字系统的性能提高
答案: 正确
77、判断题：
对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力与低电平驱动能力相同
答案: 错误
78、判断题：
对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍
答案: 正确
79、判断题：
对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，低电平驱动能力是高电平驱动能力的3倍
答案: 错误
80、判断题：
对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍
答案: 错误
81、判断题：
集成块的输入端通常需要采用缓冲设计
答案: 正确
82、判断题：
集成块输入缓冲设计通常可以降低器件的输入电容
答案: 正确
83、判断题：
集成块输入缓冲设计可以减少器件单元的时间延迟
答案: 错误
84、判断题：
集成块输入缓冲设计一定可以提高器件的输入电阻
答案: 错误
85、判断题：
集成块输入缓冲设计可以减弱片外噪声对内部电路的影响
答案: 正确
86、判断题：
集成块输入缓冲设计可能延长状态变化的过渡时间
答案: 错误
87、判断题：
集成块输入缓冲设计主要分为简单缓冲和施密特缓冲两种形式
答案: 正确
88、判断题：
集成块输入简单缓冲输入电阻较小
答案: 错误
89、判断题：
集成块输入简单缓冲输入端不允许悬置
答案: 正确
90、判断题：
集成块输入施密特缓冲能够形成电压滞回特性
答案: 正确
91、判断题：
集成块输入施密特缓冲输入电阻较小
答案: 正确
92、判断题：
集成块输入施密特缓冲有助于消除输入噪声在输出端形成的波动
答案: 正确
93、判断题：
集成块输出需要的驱动能力远大于内部单元的驱动能力
答案: 正确
94、判断题：
集成块的输出单元通常为标准门单元
答案: 错误
95、判断题：
集成块输出一定采用缓冲器输出，直接输出的器件一定是大驱动反相器
答案: 正确
96、判断题：
数字集成电路中，大驱动器件只有反相器
答案: 正确
97、判断题：
集成块输出单元的时间延迟可能为内部单元的数百倍
答案: 错误
98、判断题：
集成块输出单元的逻辑面积至少为内部标准门面积的数百倍以上
答案: 正确
99、判断题：
在大驱动输出单元设计时，通常采用逐渐增加缓冲驱动设计以缩短延迟时间
答案: 正确
100、判断题：
集成块的成本和延迟时间主要取决于输出单元
答案: 错误
101、判断题：
当集成块输入模拟信号时，主要应该选择具有抗干扰设计的集成块
答案: 正确
102、判断题：
当集成块输入数字信号时，主要应该选择输入电流低的集成块
答案: 正确
103、判断题：
当集成块输入数字信号时，主要应该选择输入电阻低的集成块
答案: 错误
104、判断题：
当集成块接收临近单元的信号时，通常采用具有施密特缓冲输入的器件
答案: 错误
105、判断题：
当集成块接收较远距离单元的信号时，通常采用简单缓冲输入的器件
答案: 错误
106、判断题：
当集成块输出驱动CMOS数字电路时，应该选用小功率集成器件
答案: 正确
107、判断题：
当集成块输出驱动有源模拟电路时，应该选用小功率集成器件
答案: 错误
108、判断题：
当集成块输出驱动无源模拟电路时，应该选用较大功率集成器件
答案: 正确
109、判断题：
当集成块输出驱动发光显示电路时，应该选用较大功率集成器件
答案: 正确
110、判断题：
当集成块输出驱动无源模拟电路时，该电路等效电阻不能过低
答案: 正确
111、判断题：
当集成块输出驱动无源模拟电路时，该电路等效电阻不能过高
答案: 错误
112、判断题：
当集成块输出驱动无源模拟电路时，主要考虑低电平输出的匹配设计
答案: 错误
113、判断题：
当集成块输出驱动无源模拟电路时，主要考虑高电平输出的匹配设计
答案: 正确
114、判断题：
当集成块输出驱动有源模拟电路时，该电路等效电压源不能低于集成块高电平输出最小值
答案: 错误
115、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 12
116、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 18
117、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 13
118、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 11
119、填空题：
在CMOS基本结构中，每个输入控制（ ）个MOS器件
答案: 2
120、填空题：
在一个CMOS器件单元中，如果NMOS器件有3个，则PMOS器件有（ ）个
答案: 3
121、填空题：
采用CMOS结构设计的3输入与非门NAND3中含有（ ）个MOS器件
答案: 6
122、填空题：
采用开路门设计的3输入或非门NOR3中含有（ ）个MOS器件
答案: 3
123、填空题：
采用CMOS结构实现逻辑运算 y=a+b.c时，使用（ ）个MOS器件
答案: 8
124、填空题：
采用CMOS结构实现逻辑运算 y=a’+b.c时，使用（ ）个MOS器件
答案: 10
125、填空题：
在5V电源时，对采用对等性设计的CMOS单元，若输出高电平最小值为4V，则输出低电平最大值为（ ）V
答案: 1
126、填空题：
在5V电源时，对采用对等性设计的CMOS单元，若输入高电平最小值为2.8V，则输入低电平最大值为（ ）V
答案: 2.2
127、填空题：
对CMOS结构的NAND4，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，若高电平驱动能力是4mA，低电平驱动为（ ）mA
答案: 1
128、填空题：
对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，若高电平驱动能力是2mA，低电平驱动为（ ）mA
答案: 6
129、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 4
130、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 6
131、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 10
132、填空题：
片内设计时使用下图所示的CMOS结构，需要使用（ ）个最小晶体管
答案: 12
133、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 2
134、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 4
135、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 3
136、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）
答案: 3
137、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 5
138、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）
答案: 5
139、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 6
140、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 6
141、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（ ）
答案: 8
142、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）
答案: 10
143、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）
答案: 10
144、填空题：
假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）
答案: 12
上方为免费预览版答案，如需购买完整答案，请点击下方红字
为了方便下次阅读，建议在浏览器添加书签收藏本网页
添加书签方法：
1.电脑按键盘的Ctrl键+D键即可收藏本网页
2.手机浏览器可以添加书签收藏本网页
我们的公众号
打开手机微信，扫一扫下方二维码，关注微信公众号：萌面人APP
本公众号可查看各种网课答案，还可免费查看大学教材答案
梦呈嫌恕芳茸睹揭惯岔拷焙溶